На этой странице приведено большое колличество описаний языка VHDL который применяется для разработки цифровых схем, то есть для САПР.
Этот язык самый популярный-потому что большинство компаний крупных пишет программы для железа имено на этом языке. Еще он популярен,потому что очень много готовых проектов есть уже на этом языке их можно найти на сайте http://www.opencores.org
Это популярный сайт где много открытых макрофункции которые написаны на этом языке. Их можно включать в свой проект. С помощью этого языка можно описать любое цифровое устройство. Далее приведены документы которые можно скачать в которых описаны основные правила работы с языком.
Надеюсь эти описания помогут вам изучить язык VHDL который очень часто применяется для разработки разнообразных быстродействующих устройств на основе программируемых матриц. VHDL-это очень хороший язык который позволит вам делать разнообразные устройства. VHDL- это не только программирование устройств но и понятие основ цифровой техники. Если бы не было единого языка VHDL то было бы очень трудно делать устройства которые были бы похощи по алгоритмам на других. VHDL это язык который уже давно закрепился на западе и со временнем и нащи потребители узнают что такое VHDL и как пользоваться этим столь популярным и легким языком. VHDL - дает большие возможности по сравнению с AHDL в проэктирование цифровых устройств.
Подробный справочник
Что такое VHDL
VHDL (VHSIC Hardware Description Language) — стандартный язык описания цифровой аппаратуры. Он описывает не «программу», а схему: что с чем соединено и как ведёт себя во времени. Один и тот же код можно и промоделировать, и синтезировать в реальную ПЛИС.
Сущность и архитектура
Описание делится на две части. entity задаёт «корпус» — имя и выводы (порты); architecture описывает внутреннее поведение.
-- 2-входовое И
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity and2 is
port( a, b : in STD_LOGIC;
y : out STD_LOGIC );
end and2;
architecture rtl of and2 is
begin
y <= a and b; -- параллельный оператор
end rtl;Сигналы, параллелизм, процессы
Ключевое отличие от обычных языков — параллелизм: все операторы в теле архитектуры работают одновременно, как провода в схеме. Для последовательной логики используют process со списком чувствительности; внутри него описывают, например, работу триггера по фронту такта.
-- D-триггер по переднему фронту
process(clk)
begin
if rising_edge(clk) then
q <= d;
end if;
end process;Сигнал (signal) моделирует провод и обновляется с задержкой дельты; переменная (variable) внутри процесса меняется мгновенно — путать их — классическая ошибка новичка.
Типы и синтез
Базовые типы — STD_LOGIC (девять значений: 0, 1, Z, X и др.) и STD_LOGIC_VECTOR для шин. Синтезатор превращает описание в LUT и триггеры конкретной ПЛИС. Разрабатывая автомат или узел, полезно заранее нарисовать временную диаграмму и минимизировать логику в карте Карно.
Альтернативный язык от Altera — AHDL; более широко распространён Verilog. Общая картина по ПЛИС — в разделе Программируемая логика.