--=====================================================
-- Проект 04. D-триггер и регистр
-- Первая последовательностная схема: значение
-- защёлкивается по фронту тактового сигнала.
--=====================================================
library ieee;
use ieee.std_logic_1164.all;

entity dff_reg is
    port (
        clk     : in  std_logic;                        -- тактовый сигнал
        rst     : in  std_logic;                        -- асинхронный сброс
        d       : in  std_logic;                        -- вход триггера
        q       : out std_logic;                        -- выход триггера
        din     : in  std_logic_vector(7 downto 0);     -- вход регистра
        dout    : out std_logic_vector(7 downto 0)      -- выход регистра
    );
end entity dff_reg;

architecture rtl of dff_reg is
begin
    -- одиночный D-триггер
    process (clk, rst)
    begin
        if rst = '1' then                               -- сброс вне такта
            q <= '0';
        elsif rising_edge(clk) then                     -- фронт такта
            q <= d;
        end if;
    end process;

    -- восьмиразрядный регистр — тот же шаблон для шины
    process (clk, rst)
    begin
        if rst = '1' then
            dout <= (others => '0');
        elsif rising_edge(clk) then
            dout <= din;
        end if;
    end process;
end architecture rtl;